专利名称：超声系统的子波束形成接收器电路的制作方法参考图I，传统超声系统包括处理器/控制器10和模拟前端(AFE)20以及用户接口(未示出)，诸如视频显示器和计算机键盘和鼠标。处理器/控制器10中包括的数字波束形成器12提供限定发射波束轮廓/波形(profile)的多个数字发射数据信号13，并且反过来接收表示所接收的能量分布/能线图(energy profile)的多个数字接收数据信号 33。可以在波束形成器电路12内形成任何期望的波束。AFE20的传输路径包括数字模拟转换(DAC)电路22和多个换能器放大器驱动电路 24的多个通道/信道。发射数据信号13被转换为相应模拟信号用于驱动驱动电路24。根据已知原理，每个产生的驱动输出信号25驱动换能器阵列28内的相应换能器，并且经由发射/接收开关26被传输。根据其他已知原理，由换能器阵列28接收的反射的超声能量被转换为相应模拟电信号，其经由发射/接收开关26被传输到相应/各自时变增益放大器/时间变量增益放大器(TVGA)电路30。产生的放大信号31通过模拟数字转换(ADC)电路32的多个通道被转换以产生接收数据信号33。此类超声成像系统以该方式操作以提供形成期望图像分辨率和质量需要的波束。 注意，波束形成功能通常在数字域中执行以实现期望的灵活性和可编程性。然而，此数字域电路消耗功率随着处理速度和复杂性的增加而被增大。此功率消耗，具体地功率消耗中的任何增加是特别麻烦的，因为更多系统被设计为是便携的并且在电池电源下运行/操作。 此外，随着更复杂换能器阵列被研发，处理器/控制器10和AFE20之间的接口中的信号13， 33的数目被增大。因此，期望实施改进的子波束形成以便减少功率消耗和处理器/控制器 10和AFE20之间的信号连接的数目。
提供超声系统的子波束形成接收器的多通道接收器电路，其中数字滤波器、缩减采样和连续数据存储电路将可编程的精细和粗糙时间延迟施加到接收的数字数据信号。根据本发明的一个实施例，超声系统的子波束形成接收器的多通道接收器电路包括输入信号延迟电路，其通过提供相应多个延迟数字数据信号响应一个或更多个时钟信号和多个输入数字数据信号中的每一个；信号选择电路，其耦合到输入信号延迟电路并且通过选择相应多个延迟数字数据信号中的每一个以提供多个选择的延迟数字数据信号从而响应第一多个控制数据；输出信号延迟电路，其耦合到信号选择电路并且通过延迟多个选择的延迟数字数据信号的每一个以提供多个进一步延迟数字数据信号从而响应第二多个控制数据；以及信号合并电路，其耦合到输出信号延迟电路并且通过合并多个进一步延迟数字数据信号以提供对应输出数据信号从而响应多个进一步延迟数字数据信号。根据本发明的另一个实施例，超声系统的子波束形成接收器的多通道接收器电路包括输入信号延迟装置，其接收一个或更多个时钟信号和多个输入数字数据信号中的每一个并且响应其提供相应多个延迟数字数据信号；信号选择装置，其接收第一多个控制数据并且响应其选择相应多个延迟数字数据信号中的每一个以提供多个选择的延迟数字数据信号；输出信号延迟装置，其接收第二多个控制数据并且响应其延迟多个选择的延迟数字数据信号的每一个以提供多个进一步延迟数字数据信号；以及信号合并装置，其合并多个进一步延迟数字数据信号以提供对应输出数据信号。图I是传统波束形成超声系统的发射/传输(transmit)和接收通道的功能框图。图2是根据本发明一个或多个实施例的执行子波束形成的超声系统的发射和接收通道的功能框图。图3是根据本发明一个或多个实施例的具有子波束形成接收器的超声系统的8通道的功能框图。图4是根据本发明一个或多个实施例的超声系统的子波束形成接收器电路的功能框图。图5是根据本发明一个或多个实施例的实施为sigma-delta ADC电路的部分的多相子波束形成接收器电路的功能框图。图6和图7是根据本发明一个或多个实施例的实施为sigma-delta ADC电路的部分的多级、多相子波束形成接收器电路的功能框图。小功率。参考图3，根据本发明一个或多个实施例，子波束形成在接收信号路径中被执行 (作为示例，该讨论参考图2中的对第一子组接收信号210a操作的第一子组元件210a， 212a，214a)。如上所述，接收信号209a被时变增益放大器210a放大并且放大信号211a经由过采样ADC电路212a转换以为子波束形成器电路214aa产生信号213a。在每个超声AFE 中有一个TVGA。如众所周知的，每个TVGA的增益基于其接收的回波信号的衰减速率被控制，如根据从主控制器(未示出)接收的控制信号205b。一个或多个额外或可替换控制信号307可以被用于提供振幅调制，如通过放大器增益加权。如果需要，这可以提供更复杂的波束形成，并且此额外控制信号307可以根据例如由主控制器(未示出)提供的一个或多个控制信号305a经由子波束形成器电路214aa提供。根据本发明优选实施例，ADC电路212a以sigma-delta ADC电路的形式被执行，其又称为delta-sigma调制器(DSM)电路，其许多类型在现有技术是熟知的。根据已知技术， 每个ADC电路将其模拟输入信号转换为数字信号，其使用过采样技术转换为需要的高速单比特流或多比特流。子波束形成器电路214aa通过将多个信号213a (如8个)合并为具有精细延迟分辨率/延迟分辨力(fine delay resolution)的单子波束信号215a提供相位控制,其具有同ADC电路212a的过采样频率一样精确。根据采样时钟信号301a，需要的时钟信号通过时钟电路302提供，如锁相回路(PLL)。因此，如上所述，根据本发明一个或多个实施例的子波束形成可以在混合信号域中被执行以获得高准确度同时消耗较少功率。根据从主控制器(未示出)接收的控制信号 305b，或根据主控制器提供的一个或多个控制信号305a经由子波束形成器电路214aa提供的一个或多个额外或可替换控制信号307，可以在模拟域中通过控制多个TVG210a的增益提供振幅控制。通过将多个信号213a与相应控制信号相位合并为单子波束信号215a在子波束形成器电路214aa内的数字域中提供相位控制(在下面将更详细地讨论)。参考图4，抽取滤波器/采样滤波器310接收并滤波DSM电路212a产生的数字信号 213a。DSM电路212a通过具有过采样频率fc的时钟信号被计时，该过采样频率fc是采样频率fs的N倍(fc = N*fs)。每个抽取滤波器310使用过采样频率时钟信号303c和多个其分开版本(divided version) 303d被计时,多个其分开版本与过采样频率时钟信号303c 同步，其中fd= (1，2，...，m)*fs，m是整数并且m< fc/fs。因此，抽取滤波器310将DSM 电路212a的低分辨率、高频率信号213a转换为相应高分辨率、低频率的多比特信号311。根据具有采样频率fs的时钟信号301a，这些多比特信号311在信号加法电路312 中被求和。(尽管此处未示出，但是应该理解TVFA210a中完成的信号增益加权可以在此处完成，如通过将其信号311乘与其相应加权因子早抽取滤波器310内完成，其被接收作为波束轮廓/波形(profile)控制电路308的一个或多个控制信号309的一部分)。这产生多比特(k+3比特)积分信号/求和信号313。根据输入信号313的采样频率时钟信号301a 和输出信号215a的具有频率fk = (k+3) *fs的较高频率时钟信号303k，该并行信号313通过并行-串行转换器(P/S转换器)314被转换为串行信号215a。时钟信号303c、303d、303k由时钟电路302提供，如PLL，其使用采样频率时钟信号 301a作为其参考频率。如下面更详细讨论，抽取滤波器310还接收来自波束轮廓控制电路308的一个或多个控制信号309控制信号延迟,除了别的之外(among other things)。这些一个或多个控制信号309是基于如由主控制器(未示出)提供的波束形成控制数据305aa。该波束轮廓控制电路308还提供TVGA增益加权控制信号307 (如上所讨论的)。根据该实施例，该子波束形成技术通过改变信号的相应延迟和振幅将多个接收通道合并为单通道。时间延迟变化由可编程抽取滤波器310执行，而信号振幅改变通过 TVGA210a(图3)内的偏移或抽取滤波器信号311的增益加权被执行。如上所述，波束图型控制数据305aa通常由外部控制器提供，诸如主机(未示出)或现场可编程门阵列(FPGA， 未示出)。作为波束形成控制数据305aa的一部分，总体波束形成偏移信息可以被包括以用作延迟控制信号309和增益控制数据307的部分或影响延迟控制信号309和增益控制数据307。校准数据也可以被包括或局部存储在如波束轮廓控制电路308内，用于延迟和增益控制。此外，波束形成控制数据305aa可以选择要被处理的接收信号209(图2)。例如，通过选择对应阵列210内偶数或奇数个换能器的相应接收信号209，或合并选择的接收信号 209，有效波束可以被形成，类似于激活阵列210内的一些但不是全部换能器。如上所述,抽取滤波器310下采样/向下采样(down-sampling)过采样的数据流到低采样速率，如降低到尼奎斯特速率。因为抽取滤波器310具有不同采样周期/时间， 所以波束形成需要的时间延迟可以通过可编程时间延迟被执行以产生足够的延迟分辨率用于动态波束聚焦，并且调整/对齐多个通道数据流。使用此配置的抽取滤波器310，可以执行操作的不同模式，包括B模式成像和多普勒模式。例如，为多普勒模式，可以在16比特将采样降低到1/20而从800MS/s降低到40MS/s，或在24比特将采样降低到1/20000而从 800MS/s 降低至Ij 40KS/s。使用抽取滤波器310下采样数字化接收信号213a到尼奎斯特速率为接收子波束形成产生足够延迟分辨率/延迟分辨力(delay resolution)。例如，如果过采样频率fc是 800MHz，则I. 25纳秒的延迟分辨率是可能的。然而，以此频率的波束形成需要大量存储器并且可能导致消耗的功率比期望功率消耗高。参考图5，根据本发明一个或多个实施例，通过配置每个抽取滤波器为多相滤波器，如配置为具有N个输出的N相多相滤波器组，功率消耗可以被减少，同时保持高分辨率。 例如，参考第一子波束通道，精细延迟部分310af包括N相多相滤波器321aa，. . .，320an，其每个由过采样时钟信号303c计时并且提供一系列时间延迟多比特信号321aa，. . .，321an 中的一个。通过在时钟信号303d的每个周期期间产生等间隔N相输出321aa，. . .，321an， 可以实现相同精细延迟(如对于fc = 800MHz是L 25纳秒)。信号321aa，….，321an通过时钟信号303d被进一步降低并且存储在相应寄存器或存储器电路322aa，. . .，322an。根据被接收作为延迟控制数据309的一部分的精细延迟控制数据309f(如使用地址寄存器和信号路由电路，包括开关电路，诸如传输晶体管或传输门，或多路复用器电路，其全部在本领域是熟知的，其中精细延迟控制数据309f提供寻址信息并且用作开关或多路复用器控制信号)，这些存储的数据323aa，. . .，323an组中的一个在采样频率fs被选择。，并且被存储在另一个寄存器或存储器电路310ac。根据被接收作为延迟控制数据309的一部分的粗糙延迟控制数据309c (如使用本领域熟知的地址寄存器，其中粗糙延迟控制数据309c提供寻址信息)，该存储数据311a被访问，并且在加法器电路312中被求和，如上所讨论的。在下游(downstream)粗糙延迟后，8通道的数据是同相的并且诶波束被形成为一个数据流。参考图6，根据本发明一个或多个实施例，通过配置每个抽取滤波器为多相多级滤波器，其中精细延迟部分被分成多级，如对于该具体示例是三级，功率消耗可以被进一步减少同时保持高分辨率(例如，采样频率fc是400MHz并且N = 8。此外，精细延迟部分可以被执行为三级，因为23 = 8)。例如，参考第一子波束通道，数字化接收信号213aa根据过采样时钟信号303c通过第一抽取滤波器h (z) 330被下采样。下采样的数据331通过延迟元件332a，332b被延迟。该两个延迟信号33a、33b (两相)通过第一减少频率时钟信号303ca为第二抽取滤波器 h2(z)334a、334b被下米样。另一滤波数据335a、335b形成死而抽取滤波器的两相输出并且通过第二延迟元件336a、336b、336c、336d被延迟。第二延迟数据337a、337b、337c、337d (具有四相的信号)通过第二减少时钟信号303cb被下采样，第二减少时钟信号303cb驱动第三抽取滤波器h3(z)338a、338b、338c和338d。这些数据339a、339b、339c、339d形成第三抽取滤波器338a、338b、338c和338d的输出并且通过第三延迟元件340a，. . .，340h(八个信号相)被进一步延迟以提供对应于第一 N相多相滤波器320aa(图5)的延迟数据 321a(321aa，· · ·，321ah)的延迟数据 341 (314a，· · ·，341h)。延迟数据 341a，· · ·，314h 在存储在寄存器或存储器电路322aa(图5)之前通过第三减少频率时钟信号303cc被下采样。 八个多相信号323aa,. . . , 323ah根据精细延迟需要被选择并且通过粗糙延迟单元310ac选择的整数取样间隔被进一步延迟，以便总延迟是小数和整数取样延迟的组合。参考图7，可以看出精细延迟处理的此分级可以扩展到任何过采样率N，其中N频率同步时钟信号只是M级(其中MS log2(N))需要的。此多相滤波器结构类似于树状，因为多个路径在下游级中并行运行，其中此些级以较低频率运行，从而消耗较少频率。在不偏离本发明范围和思想的情况下，本发明的结构和操作方法中的各种其他变体和替换对本领域技术人员是明显的。尽管结合具体优选实施例描述本发明，但是应该理解本发明不限于此些具体实施例。所附权利要求用于限定本发明范围并且这些权利要求范围内的结构和方法及其等价物被覆盖在内。


用于超声系统的子波束形成接收器的多通道接收电路，其中数字滤波、下采样和连续数据存储电路将可编程精细和粗糙时间延迟施加到接收的数字数据信号。