专利名称:半导体存储器的制作方法本发明涉及半导体存储器，这种半导体存储器例如可以用于磁带录像机、电视或诸如此类的图像处理。更准确地说，本发明涉及一种能够应用到异步三端口先进先出(FIFO)存储器的半导体存储器。具有逐行写入和读出的串行存取存储器(SAM)的异步三端口FIFO存储器是众所周知的。这种类型的存储器包括第一、第二和第三SAM。第一SAM包括一个选择器、一个例如可拥有1024位容量的寄存器和一个第一销存器电路。第二SAM包括一个第二销存器电路和一个第一移位寄存器。第三SAM包括一个第三销存器电路和一个第二移位寄存器。写时钟信号CKW供应给选择器、寄存器和第一销存器电路。串行数据通过一个输入端供应给寄存器。当清除信号CLR 0供应给选择器时，数据被清除而置于0。选择器通过写入使能信号WE启动。当时钟信号CKW供应给选择器时，就形成地址信号。地址信号通过选择器供应给寄存器。来自输入端的串行数据被存入寄存器中的由地址号信指定的预定存储单元。存储在寄存器中的数据暂时被销存在第一销存器电路。由第一销存器电路销存的数据被逐行地写入动态随机存取存储器(DRAM)中的某一预定存储单元处，该预定存储单元是从写地址电路产生的地址信号所指定的。写在DRAM的由第一读出地址电路产生的地址信号指定的预定存储单元处的数据，被逐行读出而传送到第二销存器电路，并再传送到第一移位寄存器。读出时钟信号CKR 1供应给第一读出地址电路、第二销存器电路和第一移位寄存器。清除信号CLR 1也供应给第一移位寄存器。被传送到第一移位寄存器的数据，每当时钟信号CKL 1被输出到第一输出端时，就移动一位而作为第一数据。另一方面，写入DRAM里的由地址信号(这些地址信号是从第二读出地址电路产生的)指定的预定存储单元处的数据被逐行地读出而传送到第三销存器电路，并再传送到第二移位寄存器。读出时钟信号CKL 2供应给第二地址电路、第三销存器电路和第二移位寄存器。清除信号CLR2也供应给第二移位寄存器。被传送到第二移位寄存器的数据，每当时钟信号CKL 2被输出到第二输出端时就移动一位而作为第二数据。第一端口包括选择器、寄存器和第一销存器电路。第二端口包括第二销存器电路和第一移位寄存器。第三端口包括第三销存器电路和第二移位寄存器。如上所述，第一、第二和第三端口可以彼此异步地启动。但上述器件的缺点在于芯片的尺寸比较大，使得成本也变高，这是因为包括寄存器、销存器电路等等在内的SAM的面积比较大的缘故。此外，器件也不具有良好的操作效率。
因此，本发明的一个主要目的是要消除上述缺点，并提供一种具有操作效率高、芯片尺寸小的廉价的半导体存储器。
本发明的另一个目的是要提供一种数据线布线面积小的半导体存储器。
为了要达到上述和其它特定目的，本发明的半导体存储器包括一个存储输入数据用的输入缓冲装置、一个存储数据用和输出数据用的输出缓冲装置以及一个存储从输入缓冲装置输出的数据用和传送该数据至输出缓冲装置用的存储装置。输入缓冲装置包括若干个具有相等存储容量的存储器装置。输出缓冲装置也包括若干个具有相等存储容量的存储器装置。存储器装置的存储容量是每行存储装置存储容量除以一个因子。
此外，可将半导体存储器分别连接到第一和第二地址指示装置，用以产生地址信号和指示来往传送数据的存储单元。
输入缓冲装置可以包括第一和第二存储器装置。在这种情况下，半导体存储器包括一个第一开关装置，它的作用是当数据是写入第二存储器装置时，将存储在第一存储器装置的数据传送到存储装置，而当数据是写入第一存储器装置时，将存储在第二存储器装置的数据传送到存储装置。输出缓冲装置可包括第三和第四存贮器。半导体存储器可以包括一个第二开关装置，它的作用是当从存储装置输出的数据被传送到第四存储器装置时，将写入第三存储器装置的数据读出，而当从存储装置输出的数据被传送到第三存储器装置时，将写入第四存储器装置的数据读出。
输入和输出缓冲装置最好包括若干个串行存取存储器，而存储装置最好包括一个动态随机存取存储器。在一种优选的结构里，半导体存储器配置一个触发器装置，用以将数据传送中之一关于其它数据传送加以延迟，以使从输入缓冲装置到存储装置的数据传送不与从存储装置到输出缓冲装置的数据传送相冲突。
根据本发明的一个方面，半导体存储器包括一个存储输入数据用的输入缓冲装置;
一个存储从输入缓冲装置输出的数据用的存储装置;
一个存储从存储装置输出的数据和读出该数据用的输出缓冲装置;
一个将从所说输入缓冲器输出的数据划分成较小数据单元以写入所说存储装置用的划分装置;以及一个将所说存储装置所输出的较小数据单元复合以供应给所说输出缓冲装置用的复合装置。
从下文所给的详细叙述和从本发明最佳实施例的附图，将会更全面地了解本发明。附图只是为了解释和理解用而已，而不是要把本发明限制在这个具体实施例。
在这些附图中图1是本发明的半导体存储器最佳实施例的方框图;
图2是构成一个输入缓冲装置的串行存取存储器最佳实施例的简图，这种输入缓冲装置使用在图1所示的存储器里;
图3是构成一个输出缓冲装置的串行存取存储器最佳实施例的简图，这种输出缓冲装置使用在图1所示的存储器里;
图4是输入缓冲装置最佳实施例的方框示意图;
图5是输出缓冲装置最佳实施例的示意图;
图6是使用在图1所示存储器中的动态随机存取存储器最佳实施例的方框图;
图7说明动态随机存取存储器和构成输入缓冲装置的串行存取存储器间的定时关系图;
图8说明动态随机存取存储器和构成输出缓冲装置的串行存取存储器间的定时关系图;
图9是本发明半导体存储器另一最佳实施例的方框图;
图10是图9中开关和选择器的接线示意图;
图11是图10的详细接线图;以及图12是用于图9所示的存储器中的动态随机存取存储器数据块的方框图。
现要参看附图，特别是图1，本发明半导体存储器的最佳实施例被加到一个异步三端口FIFO字段存储器。该半导体存储器包括一个选择器20。当清除信号CLR 0供应给选择器时，数据被置于待清除的0。选择器20由使能信号WE启动。当时钟信号CKW供应给选择器20时，就形成地址信号。选择器20被连到彼此具有相等存储容量的写入串行存取存储器(SAM)21和22。例如，SAM 21和22分别具有256位的存储容量。当数据(其中的像素由4位构成)通过一输入端23供应给SAM 21和22，数据被写入SAM 21和22中由地址信号指定的预定存储单元处。由于SAM 21和22各具有256位的存储容量，故它们分别具有对应于64个像素的编号从0至63的地址。因此，从输入端23输入的4位数据依次被写入由地址信号指定的地址里。写入SAM 21和22的数据依次通过开关电路24取出，并供应到一个存储器装置，例如一个动态随机存取存储器(DRAM)25。存储在SAM 21的数据，当数据被写入SAM 22时被传送到DRAM 25，反过来，存储在SAM 22的数据当数据写入SAM 21时被传送到DRAM 25。第一端口包括选择器20、SAM 21和22、输入端23以及开关电路24。
DRAM 25例如可以具有303行的容量(即4096×303)，因其中一行包括4096位。该一行例如可以分成16个数据块，每块有256位。DRAM25被连到写入行地址电路26，和写入到地址电路27。行地址电路26产生地址信号以指示数据要被写入DRAM 25中的那一行。列地址电路27产生地址信号以指示数据要被写入DRAM 25中的那一列。因此，从SAM 21或22输出的256位数据可以被写入DRAM 25的某一预定的数据块。
DRAM 25也被连到一个第一读出行地址电路28和一个第一读出列地址电路29。第一读出行地址电路28产生地址信号以指示数据要从DRAM25中的哪一行读出。第一读出列地址电路29产生地址信号以指示数据要从DRAM 25中的哪一列读出。于是，写入DRAM 25某一预定数据块的256位数据可以被读出。
DRAM 25还被连接到一个第二读出行地址电路30和一个第二读出列地址电路31。第二读出行地址电路30产生地址信号以指示数据要从DRAM 25中的哪一行读出。第二读出列地址电路31产生地址信号以指示数据要从DRAM 25中的哪一列读出。于是，写入DRAM 25某一预定数据块的256位数据可以被读出。
DRAM 25的输出端被连到一个开关电路32。该开关电路32也被连到具有和SAM 21和22相同容量的SAM 33和34。SAM 33和34被连接到其运作方式与选择器20相同的选择器35和被连接到输出端36。第一输出缓冲装置(它是第二端口)包括SAM 33和34、选择器35以及输出端36。地址电路28和29产生地址信号以指示写入DRAM 25某一预定数据块的256位数据要被读出。256位数据通过开关电路32被选择取出并被传送到SAM 33或34。当从DRAM 25输出的数据被传送到SAM 34时，写入SAM 33的数据被读出。反之，当从DRAM 25输出的数据被传送到SAM 33时，写入SAM 34的数据被读出。存储在SAM 33或34中由地址信号(它们是由选择器35产生的信号)指示的某一存储单元处的数据以4位乘4位，即逐个像素地输出到输出端36。DRAM 25的输出端也被连到开关电路37。开关电路37也被连到与SAM 21和22有相同容量的SAM 38和39。SAM 38和39被连到其运作方式与选择器20相同的选择器40并被连到输出端41。第二输出缓冲装置(它是第三端口)包括SAM 38和39、选择器40以及输出端41。地址电路30和31产生地址信号以指示写入DRAM 25中某一预定数据块的256位数据要被读出。该256位数据通过开关电路32被选择取出并被传送到SAM 38和39。当从DRAM 25输出的数据被传送到SAM 39时，写入SAM 38的数据被读出。反之，当从DRAM 25输出的数据被传送到SAM 38时，写入SAM 39的数据被读出。存储在SAM 38或39由地址信号(它们是由选择器40产生的信号)指示的某一预定存储单元处的数据以一次4位，即逐个像素地输出到输出端41。
根据本发明半导体存储器的最佳实施例备有触发装置，使得从SAM 21或22到DRAM 25的数据传送不与从DRAM 25到SAM 33、34、38或39的数据传送相冲突。数据传送中之一通过触发装置相对于其它传送而被延迟。
如图2所示，被输入的4位数据单元可以通过选择器20加以选择，并在相应于地址编号0至63的预定存储单元处被写入SAM 21或22(它构成一个输入缓冲装置)。
如图3所示，在编号0至63的地址处被写入SAM 33或34的每一4位数据单元可以通过选择器35加以选择并输出。在编号0至63处被写入SAM 38或39的每一4位数据单元也可以通过选择器40加以选择并输出。
图4是将数据从SAM 21或22传送到DRAM 25用的输入缓冲装置。为方便计，图4中的选择器20被表示为一个单刀双掷的开关。选择器20与开关24相联系。当选择器20与a触点接触时，开关电路24也与a触点接触。反之，当选择器20与b触点接触时，开关电路24与b触点接触。因此，当选择器20和开关电路24都与a触点接触时，各个从输入端23输入的4位数据单元依次被写入SAM 21，同时，写入SAM 22的256位数据被传送到DRAM 25。反之，当选择器20与开关电路24都与b触点接触时，各个被输入到输入端23的4位数据依次被写入SAM 22，同时，写入SAM 21的256位数据被传送到DRAM 25。
如图5所示，DRAM 25可以包括垂直配置的303行，各行可以划分成编号由0至15的16个数据块。一个数据块可以有256位的容量，而一行可以有4096位(256×16)的容量。因此，存在一张包括16列×303行的图表。
如上所述，每个由SAM 21和22传送来的256位数据依次被写入某一预定的数据块，其所在的行和列，如图1中所示，分别由地址电路26和27指示。
图6是将数据从DRAM 25传送到SAM 33或34用的第一输出缓冲装置。为方便起见，图6中的选择器35被表示为单刀双掷的开关。开关电路32与选择器35相联系。当选择器35与a触点接触时，开关电路32也与触点a接触。反之，当选择器35与b触点接触时，开关电路32也与b触点接触。因此，当选择器35和开关电路32都与a触点接触时，如图1所示，写入在DRAM 25中某一预定数据块(其所在行与列通过地址电路28和29确定)的256位数据被传送到SAM 33，同时，写入SAM 34的256位数据依次以一次4位方式输出。相反，当选择器35和开关电路32都与b触点接触时，写入DRAM 25中某一预定数据块(其所在行和列通过地址电路28和29确定)的数据被传送到SAM 34，同时写入SAM 33的256位数据依次以一次4位方式输出。
图7是DRAM 25以及组成输入缓冲装置的SAM 21和22间的定时关系。当清除信号CLR 0被加至选择器20时，要写入DRAM 25中数据块0处的256位数据被写入作为一个写SAM，例如SAM 21的SAM 1，同时，写入作为一个传送SAM，例如SAM 22的256位据被传送到DRAM25的数据块15。其次，要写入DRAM 25中的数据块1处的256位数据被写入作为写SAM的SAM 2，同时，写入作为传送SAM的SAM 1的256位数据被传送到DRAM 25的数据块0。接着，要写入DRAM 25中数据块2处的256位数据被写入作为写SAM的SAM 1，同时，写入作为传送SAM的SAM 2的256位数据被传送到DRAM 25的数据块1。当数据被写入其他SAM时，写入一个SAM的数据被传送到DRAM 25。这种操作要重复直到所有数据的传送完了为止。
图8是DRAM 25以及组成输出缓冲装置的SAM 33和34或38和39间的定时关系。当清除信号CLR 1或2被加到选择器35或40时，相应于存储在DRAM 25的数据块0的数据的256位数据(被写入作为一个读出SAM，例如SAM 33或38的SAM 1)每一次被输出4位，同时，存储在DRAM 25的数据块1中的256位数据被传送到作为传送SAM，例如SAM 34或39的SAM 2。其次，相应于存储在DRAM 25的数据块1中的数据的256位数据(被写入作为读出SAM的SAM 2)每一次被输出4位，同时，存储在DRAM 25的数据块2中的256位数据被传送到作为传送SAM的SAM 1。接着，相应于存储在DRAM 25的数据块2中的数据的256位数据(被写入作为读出SAM的SAM 1)每一次被输出4位，同时，存储在DRAM 25的数据块3中的256位数据被传送到作为传送SAM的SAM 2。当写入其他SAM的数据被输出时，数据从DRAM 25被传送至一个SAM。这种操作要重复直到的有数据被读出为止。
根据本发明的上述最佳实施例，使用了具有256位容量的SAM，它是相应于每行存储容量4096位的第十六的部分，但也可以使用其他类型的具有256位容量的SAM，它是该处的第八或第四的部分。
图9是本发明半导体存储器的另一个最佳实施例。在本实施例中，有一个选择器42装在开关24和DRAM 25之间。选择器42被划分成16个相应于DRAM 25的数据块0至15。256位的数据行由开关24分成16位的数据行，并被引入各个相应于DRAM 25的数据块0至15的选择器42的数据块。在DRAM 25以及开关32和37间也装有选择器43。选择器43也被划分成相应于DRAM 25的数据块0至15的16个数据块。每一16位的数据行通过DRAM 25被划分成各个相应于DRAM 25的数据块0至15的选择器43的数据块。所有来自选择器43的16位的数据行都被集中在一起以造成被引入到开关32和37的256位数据行。选择器42由产生来自列地址电路27的地址信号加以控制。选择器43则由产生来自列地址电路29和31的地址信号加以控制。
如在图10中所详示的，256位的数据行被开关24、32或37划分成例如两行从靠近开关24、32或37分别横向扩充到左边和右边的128位的数据行。左边的128位的数据行被引入相应于DRAM 25的数据块0至7的选择器42或43的数据块。右边的128位的数据行被引入相应于DRAM 25的数据块8至15的选择器42或43的数据块。如在图11中所详示的，从128位的数据行选出的各个16位的数据行垂向扩充到要被引入到选择器42或43的各个数据块。
在该实施例中，DRAM 25的16个编号为0至15的各数据块，如图12所示，被划分成16个编号为0′至15′的子数据块。16位的数据通过选择器42的一个数据块被写入各个子数据块。另一方面，写入各子数据块的各个16位的数据通过选择器43的一个数据块而被读出。
例如，为了要将存储在SAM 21的256位的数据传送到DRAM 25，在开关电路24输出端处所得到的256位的数据要被划分成16位的单元，这些每个16位的数据单元依次被传送到偶数子数据块，即子数据块0′、2′、4′、6′、8′、10′、12′和14′之一，这些数据块是通过选择器42的各个数据块被部暑在DRAM 25的数据块0至15中之一。另一方面，为了将存储在SAM 22的256位的数据传送到DRAM 25，在开关电路24输出端处所得到的256位的数据被划分成16个16位的数据单元，这些各个16位的数据单元依次被传送到奇数的子数据块，即子数据块1′、3′、5′、7′、9′、11′、13′和15′之一，这些数据块是通过选择器42的各个数据块被部暑在DRAM 25的数据块0至15中之一。
也就是说，所有存储在SAM 21中的256位的数据，通过选择器42的数据块，每次16位地同时被传送到DRAM 25的数据块0至15的子数据块0′。其次，所有存储在SAM 22中的256位的数据，通过选择器42的数据块，16位乘16位地同时被传送到DRAM 25的数据块0至15的子数据块1′。这种操作是重复地的。
相反，为了要将写入DRAM 25的数据传送到SAM 33和34，所有写入DRAM 25的数据块0至15的偶数数据块的16位的数据通过选择器43都同时地被读出是256位(16×16)的数据，以便通过开关32被传送到SAM 33。其次，所有写入DRAM 25的数据块0至15的奇数子数据块的16位数据单元通过选择器43的数据块被同时读出，以便组成256位(16×16)的数据，通过开关32被传送到SAM 33。
也就是说，所有写入DRAM 25的数据块0至15的子数据块0′的16位数据单元，通过选择器43的数据块被同时读出，以便组成256位的数据，通过开关32被传送到SAM 33。其次，所有写入DRAM 25的数据块0至15的子数据块1′的16位数据单元通过选择器43的数据块被同时读出是256位的数据，以便被传送到SAM 34。这种操作是重复的。
当写入DRAM 25的数据被传送到SAM 38和39时，就实现了这样一种操作。
如上所述，根据本发明，256位的数据(它从SAM 21和22交替地传送到开关电路24输出端)被划分成16个16位的数据单元，而且所有的16位的数据单元都同时被传送到DRAM 25的数据块0至15的编号相同的子数据块。所有写入DRAM 25的数据块0至15的编号相同的子数据块的16位数据单元都同时被读出，以便组成256位的数据而被传送到SAM 33和34或SAM 38和39。因此，开关电路24和选择器42间以及选择器43和开关电路32和37间的布线面积可以缩小。
根据本发明的上述最佳实施例中，使用了具有256存储器容量的SAM和具有16个横向数据块的DRAM，但也可以使用其他类型的SAM和DRAM。
在按照最佳实施例公开了本发明的同时，为了便于更好地理解本发明，应该懂得，在不偏离本发明的主旨下，可以以各种方式实现本发明。因此，本发明应理解为包括所有可能的实施例及对所示实施例的改进，它们在不偏离在所附
权利要求
1.一种半导体存储器，其特征包括一个存储数据用的存储装置；一个输入缓冲装置，它包括若干个存储容量彼此相等的第一存储器，用以输入数据和将所说数据传送到所说存储装置，所说第一存储器所具有的存储器容量是所说存储装置每行存储容量除以一个因数；以及一个输出缓冲装置，它包括若干个存储容量彼此相等的第二存储器，用以存储从所说存储装置输出的数据，并用以输出所说数据，所说第二存储器所具有的存储容量是所说存储装置每行存储容量除以一个因数。
2.如权利要求
1陈述的一种半导体存储器，其特征在于，它分别被连到第一和第二地址指示的装置，用以产生地址信号，和用以指示所说数据来往传送于所说存储装置中的存储单元。
3.如权利要求
2中所陈述的一种半导体存储器，其特征在于所说输入缓冲装置包括第一和第二存储器装置。
4.如权利要求
3中所陈述的一种半导体存储器，其特征在于它还包括第一开关装置，当数据被写入所说第二存储器装置时，用以将存储在所说第一存储器装置中的数据传送到所说存储装置，而当数据被写入所说第一存储器装置时，用以将存储在所说第二存储器装置中的数据传送到所说存储装置。
5.如权利要求
2中所陈述的一种半导体存储器，其特征在于所说输出缓冲装置包括第三和第四存储器装置。
6.如权利要求
5中所陈述的一种半导体存储器，其特征在于它还包括一个第二开关装置，当从所说存储装置输出的数据被传送到所说第四存储器装置时，用以读出写入所说第三存储器装置的数据，而当从所说存储装置输出的数据被传送到所说第三存储器装置时，用以读出写入第四存储器装置的数据。
7.如权利要求
1中所陈述的一种半导体存储器，其特征在于所说输入和输出缓冲装置包括若干个串行存取存储器。
8.如权利要求
1中所陈述的一种半导体存储器，其特征在于所说存储装置包括一个动态随机存取存储器。
9.如权利要求
1中所陈述的一种半导体存储器，其特征在于它被连到一个触发器装置，用以使一个数据传送相对于其他的从所说输入缓冲装置到所说存储装置的数据传送以及从所说存储装置到所说输出缓冲装置的数据传送之中的数据传送产生延迟，以便不致彼此发生冲突。
10.一种半导体存储器，其特征在于它包括一个存储输入数据用的输入缓冲装置;一个存储从所说输入缓冲装置输出的所说数据用的存储装置;一个存储从所说存储装置输出所说数据用的和读出所说数据用的输出缓冲装置;一个将从所说输入缓冲装置输出的数据划分成较小数据单元以写入所说存储装置用的划分装置;一个将从所说存储装置输出的所说较小数据单元复合以供应给所说输出缓冲装置用的复合装置。
11.如权利要求
10中所陈述的一种半导体存储器，其特征在于它被分别连接到第一和第二地址指示装置，用以产生地址信号，并用以指示所说数据来往传送于所说存储装置中的存储单元。
12.如权利要求
11中所陈述的一种半导体存储器，特征在于所说存储装置是由每行若干个数据块构成的，每一个所说数据块又由若干个子数据块构成。
13.如权利要求
12中所陈述的一种半导体存储器，其特征在于所说划分和复合装置包括一个具有若干个数据块的选择器，这些数据块相应于所说存储装置的所说数据块。
14.如权利要求
13中所陈述的一种半导体存储器，其特征在于所说划分装置将数据划分成较小的数据单元以同时将它们写入用与所说数据块有相同号码编号的子数据块中，而且其中的所说复合装置将存储在所说存储装置中用与所说数据块相同号码编号的子数据块处的较小数据单元复合以写入所说输出缓冲装置。
15.如权利要求
11中所陈述的一种半导体存储器，其特征在于所说存储装置包括一个动态随机存取存储器。
16.如权利要求
15中所陈述的一种半导体存储器，其特征在于所说动态随机存取存储器是由每行若干个数据块构成的，每一个所说数据块又由若干个子数据块构成。
17.如权利要求
16中所陈述的一种半导体存储器，其特征在于所说划分和复合装置包括一个具有若干个数据块的选择器，这些数据块相应于所说动态随机存取存储器的所说数据块。
18.如权利要求
17中所陈述的一种半导体存储器，其特征在于所说划分装置将数据划分成较小的数据单元以同时将它们写入用与所说数据块有相同号码编号的子数据块中，而且其中的所说复合装置将存储在所说存储装置中用与所说数据块有相同号码编号的子数据块处的较小数据单元复合以写入所说输出缓冲装置。
19.如权利要求
10中所陈述的一种半导体存储器，其特征在于所说输入和输出缓冲装置包括若干个串行存取存储器。
20.如权利要求
19中所陈述的一种半导体存储器，其特征在于它被分别连接到第一和第二地址指示装置，用以产生地址信号，并用以指示所说数据来往传送于所说存储器件中的存储单元。
21.如权利要求
20中所陈述的一种半导体存储器，其特征在于所说存储装置是由每行若干个数据块构成的，每一个所说数据块又由若干个子数据块构成。
22.如权利要求
21中所陈述的一种半导体存储器，其特征在于所说划分和复合装置包括一个具有若干个数据块的选择器，这些数据块相应于所说存储装置的所说数据块。
23.如权利要求
22中所陈述的一种半导体存储器，其特征在于所说划分装置将数据划分成较小的数据单元以同时将它们写入用与所说数据块有相同号码编号的子数据块中，而且其中的所说复合装置将存储在所说存储装置中用与所说数据块有相同号码编号的子数据块处的较小数据单元复合以写入所说输出缓冲装置。
24.一种半导体存储器，其特征在于它包括一个由每行若干个数据块构成的存储数据用的存储装置，每一个所说数据块都是由若干个子数据块构成;一个划分装置，用以将数据划分成较小数据单元并同时将它们写入用与所说数据块有相同号码编号的子数据块中;以及一个复合装置，用以将存储在所说存储装置中用与所说数据块有相同号码编号的子数据块处的较小数据单元复合，并用以读出该被复合的数据。

一种半导体存储器包括一个存储输入数据用的输入缓冲装置、一个存储该数据和输出该数据用的输出缓冲装置以及一个存储从该输入缓冲装置输出的数据和将该数据传送到该输出缓冲装置用的存储装置。输入缓冲装置包括若干个具有相等容量的存储器。输出缓冲装置也包括若干个具有相等容量的存储器。存储器装置的存储容量是每行存储装置存储容量除以一个因子。