电压非线性电阻陶瓷组合物以及电子元件的制作方法[0002]作为具有电压非线性电阻层的电子元件的一个例子的压敏电阻，可以被用来吸收或者去除例如静电等外来的冲击(电压异常)或噪声等，以保护电子设备等的IC电路。[0003]近年来，数字信号的高速化以及通信速度的高速化发展得越来越快。尤其是在高密度多层互连(HDMI)技术等速度非常高的信号线路上使用压敏电阻时，如果压敏电阻的电容量大，则由于该电容量使传输的信号衰减，传送的信号变弱等，就会产生阻碍信号准确传输的问题。[0004]而且，由于电路驱动电压的低电压化也一直在发展，压敏电压(varistervoltage)高时不能抑制冲击或噪声，存在不能保护电路的问题。[0005]因此，为了抑制低电压驱动电路上的冲击和噪声，同时实现准确的信号传输，期望有电容量小，而且非线性电阻电压也低的压敏电阻，即电容量C与非线性电阻电压V的乘积(CV积)小的压敏电阻。[0006]在日本特開2002-246207号公报中公开了以ZnO为主成分，以Pr、Co、Cr、Al等为副成分，以特定的比例含有Si及Ca+Sr的电压非线性电阻。但是，在特開2002-246207号公报中并未记载该电压非线性电阻的电容量，是否能减小CV积尚不明了。
[0007]本发明的目的是提供CV积低，能降低各种性能的偏差，而且可以抑制晶粒生长的电压非线性电阻陶瓷组合物，以及采用了该组合物的叠层芯片式压敏电阻(varister)等电子元件。
[0008]为了达到上述目的，本发明的第一种电压非线性电阻陶瓷组合物，其特征在于，含有作为主成分的氧化锌，
相对于100摩尔的上述氧化锌，含有作为辅助成分的，
Co的氧化物，换算成Co，超过0.05原子％而未满30原子％、
Sr的氧化物，换算成Sr，超过0.05原子％而未满20原子％、
R 的氧化物(R 为选自由 Y、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb 以及 Lu 构成的一群元素中选出的至少一种)，换算成R，超过0.01原子％而未满20原子％、
Si的氧化物，换算成Si，超过0.01原子％而未满10原子％，
不含Al、Ga和In。
[0009]如果采用本发明的第一种，上述特定组成以及含量，特别是含有Si的氧化物，而且不含有Al等，能使各种性能良好，同时还能减小这些性能的偏差，并且能抑制晶粒的生长。
[0010]本发明的第二种的电压非线性电阻陶瓷组合物，其特征在于，
含有作为主成分的氧化锌，
相对于100摩尔的上述氧化锌，含有作为辅助成分的
Co的氧化物，换算成Co，超过0.05原子％而未满30原子％、
Sr的氧化物，换算成Sr，超过0.05原子％而未满20原子％、
R 的氧化物，R 为选自由 Y、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb 以及 Lu 构成的一群元素中选择出的至少一种，换算成R，超过0.01原子％而未满20原子％、
Si的氧化物，换算成Si，超过0.01原子％而未满10原子％、
锆酸钙，换算成CaZr03，超过0.01原子％而未满10原子％。
[0011]根据本发明的第一种，上述特定组成以及含量，特别是含有Si的氧化物以及锆酸钙，能使各种性能保持良好，同时还能抑制晶粒的生长，并且减少这些特性的偏差。
[0012]本发明的电子元件具有上述任意一种发明所述的电压非线性电阻陶瓷组合物构成的电压非线性电阻层。
[0013]作为本发明的电子元件并无特别限定，可以例举出叠层芯片式压敏电阻(varister)、盘形压敏电阻、压敏电阻复合元件等。



[0014]图1为本发明一个实施方式的叠层芯片式压敏电阻的剖面图。
图2为本发明的实施例和比较例的试样的，烧成温度与晶粒的平均颗粒直径的关系曲线。
图3为本发明的实施例和比较例的试样的，烧成温度与非线性电阻电压的C.V.值的关系曲线。
图4为本发明的实施例和比较例的试样的，烧成温度与非线性系数的C.V.值的关系曲线。
图5为本发明的实施例和比较例的试样的，烧成温度与电容量的C.V.值的关系曲线。 图6为本发明的实施例和比较例的试样的，烧成温度与CV积的C.V.值的关系曲线。
图7为本发明的参考例和比较例的试样的，烧成温度与晶粒的平均颗粒直径的关系曲线。
图8为本发明的实施例、参考例和比较例的试样的，烧成温度与非线性电阻电压的C.V.值的关系曲线。
图9为本发明的实施例、参考例和比较例的试样的，烧成温度与非线性系数的C.V.值的关系曲线。
图10为本发明的实施例、参考例和比较例的试样的，烧成温度与电容量的C.V.值的关系曲线。
图11为本发明的实施例、参考例和比较例的试样的，烧成温度与CV积的C.V.值的关系曲线。

[0016](第一实施方式)
(叠层芯片式压敏电阻)
如图1所示，作为电子元件一个例子的叠层芯片式压敏电阻2具有元件主体10，它由内电极层4、6、层间电压非线性电阻层8和外侧保护层8a叠层构成。在该元件主体10的两端部形成有分别与配置在元件主体10内部的内部电极层4、6导通的一对外部端子电极12、14。元件主体10的形状并无特别限制，通常采取长方体形状。其尺寸大小也无特别限制，可以根据用途采用适当的尺寸，通常为长(0.6~5.6mm) X宽(0.3~5.0mm) X厚(0.3 ~1.9mm)左右。
[0017]内电极层4、6叠层在一起,其各端面露出于兀件主体10两个对置端部的表面。在元件主体10两个端部形成的一对外部端子电极12、14分别与内部电极层4、6的露出的端面连接，构成回路。
[0018]在元件主体10，在内部电极层4、6和层间电压非线性电阻层8的叠层方向的两个外侧端部配置有外侧保护层8a，保护元件主体10的内部。外侧保护层8a的材料可以与层间电压非线性电阻层8的材料相同，也可以不同。
[0019](内部电极层)
内部电极层4、6中含有的导电材料并无特别限定，但是最好是采用由Pd或Ag-Pd合金构成的导电材料。合金中的Pd含量最好是95重量％以上。内部电极层4、6的厚度可以根据用途适当确定，通常为0.5~5 μ m左右。
[0020](外部端子电极)
外部端子电极12、14中含有的导电材料并无特别限定，通常采用由Ag或Ag-Pd合金构成的导电材料。外部端子电极12、14的厚度可以根据用途适当确定，通常为10~50μπι左右。
[0021](层间电压非线性电阻层)
层间电压非线性电阻层8由本实施方式的电压非线性电阻陶瓷组合物构成。该电压非线性电阻陶瓷组合物含有作为主成分的氧化锌，作为辅助成分的钴氧化物、锶氧化物、R氧化物、娃氧化物，而不含Al、Ga和In。
[0022]主成分氧化锌(ZnO)作为发现电压-电流特性的优异的电压非线性和耐冲击容量大的物质发挥作用。
[0023]钴的氧化物作为作为受体(电子俘获剂)起作用，作为维持电压非线性的物质起作用。相对于100摩尔的氧化锌，钴的氧化物的含量，换算成Co，超过0.05原子％而未满30原子％，优选0.1~20原子％，更理想的是0.1~10原子％。
[0024]如果钴的氧化物含量太少，则倾向于难以获得压敏电阻的性能，而含量太多的话，则在压敏电阻的电压增大的同时，电压非线性有降低的倾向。
[0025]锶的氧化物作为受体(电子俘获剂)起作用，作为维持电压非线性的物质发挥作用。相对于100摩尔的氧化锌，锶的氧化物的含量，换算成Sr，超过0.05原子％而未满20原子％，优选0.1~10原子％，更理想的是0.1~5原子％。
[0026]如果锶的氧化物含量太少，则CV积(电容量C与压敏电阻的电压V的乘积)倾向于变大，而含量太多的话，锶的氧化物则容易与作为主成分的氧化锌发生反应，烧成温度高的时候，有熔融的倾向。
[0027]R的氧化物作为提高氧向晶界扩散的速度的物质起作用。通过添加R的氧化物，可以使烧结体充分烧结。
[0028]作为构成R的氧化物的元素，除了 Sc和Pm之外，以选自由Y、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb以及Lu构成的一群元素中选出的至少一种为宜，更理想的是至少含有Pr。相对于100摩尔的氧化锌，R的氧化物的含量，换算成R，超过0.01原子％而未满20原子％，优选0.05~10原子％，更理想的是0.1~5原子％。
[0029]通过将R的氧化物含量保持在上述范围内，可以将组合物维持在半导体化的状态，同时能提高氧向晶界的扩散速度。
[0030]硅的氧化物不会令CV积发生变化，它具有降低各种性能(例如，电容量，压敏电压，非线性系数等)的偏差的效果，同时也有抑制晶粒生长的效果。通过减小性能偏差可以提闻广品的成品率。
[0031]相对于100摩尔的氧化锌，硅的氧化物的含量，换算成Si，超过0.01原子％而未满10原子％，优选0.05~5原子％，更理想的是0.05~I原子％。
[0032]硅的氧化物含量如果太少，就会发生异常晶粒的生长，晶粒的大小就会变得不均匀。其结果是，倾向于不能获得良好的压敏电阻特性。而另一方面，硅氧化物含量太多的话，则有压敏电压增大，电压非线性降低的倾向。
[0033]作为下述叠 层芯片式压敏电阻的制作方法，采用印刷法或者薄片法时，硅的氧化物含量在5原子％以下是理想的。
[0034]本实施方式的电压非线性电阻陶瓷组合物不含Al、Ga、In。如果含有这些元素，电容量会变大，CV积变大，所以是理想的。
[0035]本说明书中所谓的压敏电压指的是ImA的电流流过时的电压。所谓压敏电阻特性(电压非线性)指的是慢慢增大施加在电子元件上的电压时，流经电子元件的电流非线性增大的现象。
[0036]层间电压非线性电阻层8的厚度和叠层数等种种条件可以根据目的和用途等作适当的确定。在本实施方式中，层间电压非线性电阻层8的厚度例如为5~100μπι左右。叠层数例如为10~50层左右。而外侧保护层8a的厚度，例如为100~500 μ m左右。
[0037]在本实施方式中，通过使电压非线性电阻陶瓷组合物的组成采取如上述所示的组成，可以实现如下所述的性能。即，在基准温度25°C，测定频率IMHz以及输入信号电平(测定电压)IVrms的条件下测得电容量(C)与流经的电流ImA时测得的压敏电压(V)之积即CV积可以实现令人满意的1700以下，更好一些可以实现1500以下，更理想的可以实现1300以下。而非线性系数(α)可以实现令人满意的14以上，更好一些可以实现15以上，更理想的可以实现17以上。
[0038](叠层芯片式压敏电阻的制作方法)
下面说明本实施方式的叠层芯片式压敏电阻2的制作方法的一个例子。
[0039]在本实施方式中，利用通常的采用糊的印刷法或薄片法，通过制作生芯片，将其烧成之后，印刷或者转印外部端子电极，然后再烧成的方法制作。以下就制作方法具体加以说明。
[0040]首先，分别准备好用于电压非线性电阻层的糊，用于内部电极层的糊，用于外部端子电极的糊。准备好电压非线性电阻原料(电压非线性电阻陶瓷组合物的粉末)，将其做成涂料，调制成用于电压非线性电阻层的糊。
[0041]用于电压非线性电阻层的糊，可以是将电压非线性电阻原料与有机赋形剂均匀混合的有机涂料，也可以是水基涂料。
[0042]作为电压非线性电阻的原料，可以采用上述的主成分以及辅助成分的氧化物或者它们的混合物、复合氧化物。而且可以从通过烧成会形成上述氧化物或复合氧化物的各种化合物，例如碳酸盐、草酸盐、硝酸盐、氢氧化物、有机金属化合物等中适当选择，也可以将它们混合使用。
[0043]电压非线性电阻的原料中各成分的含量决定为在烧成后能够实现上述电压非线性电阻陶瓷组合物的组成的含量即可。这些原料粉末通常可以采用平均颗粒直径为0.3~2μπι左右的粉末。
[0044]所谓有机赋形剂是将粘合剂溶解在有机溶剂中获得的。用于有机赋形剂的粘合剂并无特别限定，可以从常用的各种粘合剂，如乙基纤维素、聚乙烯缩丁醛等中适当选择。有机溶剂也无特别限定，可根据印刷法或者薄片法等所采用的方法，从萜品醇、二甘醇一丁醚(butyl carbitol)、丙酮、甲苯等的各种有机溶剂中适当选择。
[0045]又，用于电压非线性电阻层的糊为水基涂料时，可以将水溶性的粘合剂和分散剂等溶于水中的水基赋形剂与电介质原料均匀混合。对于水溶性的粘合剂并无特别限定，例如可以采用聚 乙烯醇，纤维素，水溶性丙烯酸树脂等。
[0046]用于内部电极层的糊可以将成为上述各种导电材料或者烧成之后成为上述导电材料的各种氧化物、有机金属氧化物、树脂酸盐(resinates )等与上述有机赋形剂均匀混合调制。用于外部端子电极的糊也可以与该用于内部电极层的糊同样调制。
[0047]对于上述各种糊中的有机赋形剂的含量并无特别限定，通常的含量，例如粘合剂可以为I~5重量％左右，溶剂10~50重量％左右。在各种糊中还可以根据需要含有选自各种分散剂、增塑剂、电介质、绝缘体等的添加剂。它们的总含量以不超过10重量％为且。
[0048]采用印刷法时，将用于电压非线性电阻层的糊以规定的厚度多次印刷在PET等基板上，形成外侧保护层8a的生片。
[0049]接着，在该外侧保护层8a上以规定的图案印刷用于内部电极层的糊，形成内部电极层4的生片。然后，在该内部电极层4上，像上面所述那样将用于电压非线性电阻层的糊以规定的厚度多次印刷，形成层间电压非线性电阻层8的生片。
[0050]接着，在层间电压非线性电阻层8上以规定的图案印刷用于内部电极层的糊，形成内部电极层6的生片。内部电极层4、6对置，它们的端部被印刷成露出在表面上。
[0051]最后，像上面所述那样，将用于电压非线性电阻层的糊以规定的厚度多次印刷在内部电极层6上，形成外侧保护层8a的生片。随后，边加热边加压压接，截断成规定的形状之后，从基板上剥离下来成为生芯片。
[0052]采用薄片法时，利用用于电压非线性电阻层的糊成型为生片。然后，将规定片数的生片叠层，形成如图1所示的外侧保护层8a。
[0053]接着，将用于内部电极层的糊以规定的图案印刷在该外侧保护层8a上，形成内部电极层4的生片。同样，在另外的外侧保护层8a上，形成内部电极层6的生片。[0054]将规定片数的生片叠层形成的层间电压非线性电阻层8夹在其间，而且内部电极层4、6对置，它们的端部露出在表面地重叠起来，边加热边加压压接，然后截断成规定的形状，形成生芯片。
[0055]接着，对该生芯片进行脱粘合剂处理并且烧成，制作烧结体(元件主体10)。
[0056]可以在通常的条件下对生芯片进行脱粘结剂处理。例如，在空气气氛中，升温速度约为5~300°C /小时左右，温度保持约180~400°C左右，保温时间约0.5~24小时。[0057]生芯片的烧成可以在通常的条件下进行。例如，在空气气氛中，升温速度约为50~500°C /小时左右，保温温度约1000~1400°C左右，保温时间约0.5~8小时，冷却速度约为50~500°C/小时左右。保温温度过低的话，则致密化程度不充分，而保温温度过高的话，则由于内部电极的异常烧结而有导致电极中断的倾向。
[0058]对如上所述获得的烧结体(元件主体10)，通过例如滚磨或者喷砂处理进行端面抛光，涂布用于外部端子电极的糊然后烧成，形成外部端子电极12、14。用于外部端子电极的糊的烧成条件，在例如空气气氛中，以600~900°C温度下10分钟~I小时左右为且。
[0059]这样制得的本实施方式的叠层芯片式压敏电阻2，被连接于例如高速传输线路等上，用于吸收或者消除静电等外来冲击(异常电压)或噪声等以保护该线路。
[0060](第二实施方式)
第二实施方式的电压非线性电阻组合物与上述第一实施方式的电压非线性电阻组合物相比，只是构成辅助成分的成分的种类不同而已。因此，其他的构成与第一实施方式是相同的。
[0061]以下仅就与第一实施方式不相同的构成加以说明，相同的部分的说明省略。
[0062]本实施方式的电压非线性电阻组合物含有作为主成分的氧化锌，作为辅助成分，具有钴的氧化物、锶的氧化物、R的氧化物、硅的氧化物、和锆酸钙。
[0063]锆酸钙(CaZrO3)具有抑制晶粒生长的效果，该效果要大于硅的氧化物所具有的抑制晶粒生长的效果。相对于100摩尔的氧化锌，锆酸钙的含量，换算成CaZrO3,超过
0.01原子％而未满10原子％，优选0.05~5原子％，更理想的是0.05~I原子％。
[0064]如果锆酸钙含量太低，就会发生异常晶粒的生长，晶粒的大小就会变得不均匀。其结果是，倾向于不能获得良好的压敏电阻特性。而另一方面，锆酸钙含量如果太高，则倾向于压敏电压增大。
[0065]再者，硅的氧化物以及锆酸钙由于都具有抑制晶粒生长的效果，因此，只要某一方的含量在适当的范围内，异常晶粒生长就不会发生。
[0066]本实施方式的电压非线性电阻组合物，特别含有硅的氧化物以及锆酸钙的情况下，能够保持各种特性良好，同时还能抑制晶粒的生长，而且能减小这些特性的偏差。
[0067]以上就本发明的实施方式进行了说明，但是，本发明完全不限定于这样的实施方式，在不脱离本发明要旨的范围内可以采取各种各样的形式来实施。
[0068]例如，在上述第一实施方式以及第二实施方式中，举了叠层芯片式压敏电阻作为本发明的电子元件的例子，但是，作为本发明的电子元件，并不限定于叠层芯片式压敏电阻，只要具有利用上述组成的电压非线性电阻陶瓷组合物构成的电压非线性电阻层，可以是任何电子元件。
[0069]又如图1所示，并非限定于内部电极层仅有一对的叠层芯片式压敏电阻。在图1中，虽然内部电极层只有一对，但又可以是多对内部电极层叠层，或者是多个内部电极叠层的叠层芯片式压敏电阻。
实施例
[0070]下面进一步根据详细实施例对本发明进行说明，但本发明并非限定于这些实施例。
[0071](实施例1)
首先准备主成分原料(ZnO)以及辅助成分原料。作为辅助成分的原料，采用氧化物，碳酸盐以及碳酸盐的水合物。
[0072]接着，相对于100摩尔的作为主成分的氧化锌，按照烧成后的组成为表1所示的量配这些原料，加入有机粘合剂、有机溶剂、增塑剂，利用球磨机湿式混和约20小时，制作成浆液。
[0073]利用刮板(doctor blade)法，在PET薄膜上将该浆液制成30 μ m厚的生片，在涂布好的上述生片上，用钯糊，利用网板印刷法印刷成所要的形状，使其干燥，形成如图1所示的内部电极4。接着，用同样的方法形成如图1所示的内部电极6。
[0074]再将数片相同组成的生片重叠形成作为最外层的外侧保护层8a。
[0075]然后，将它们加热、压接之后，截断成规定的芯片形状作为生芯片。
[0076]在350°C温度下对该生芯片进行2小时的脱粘合剂处理之后，在1175°C温度下在空气中进行2小时的烧成，得到作为叠层芯片式压敏电阻粗加工体的烧结体。
[0077]接着，在所得到的烧结体两端涂布以Ag为主体的电极糊，在800°C下烘烤，形成端子电极12、14。用这样的方法可以得到具有如图1所示截面结构的叠层芯片式压敏电阻。所得到的压敏电阻试样的大小为3.2mmXL6mmX0.6mm，电压非线性电阻层的厚度为65μm，夹在内电极层之间的电压非线性电阻层的层数是I。内部电极层的重叠面积为
1.3mm2η
[0078]利用所得到的压敏电阻试样测定了压敏电压、非线性系数以及电容量。
[0079](压敏电压(varister voltage))
将压敏电阻试样接在直流恒定电压的电源上，用电压计测定作用在压敏电阻试样两个电极之间的电压，同时用电流计读出流经压敏电阻试样的电流，以此求得压敏电压(VlmA)。具体地说，流经压敏电阻试样的电流为ImA时，用电压计读出作用在压敏电阻试样两个电极之间的电压，把该值作为压敏电压。单位为V。在本实施例中，以100V以下为良好。结果如表1所示。
[0080](非线性系数(α))
非线性系数表示流经压敏电阻试样的电流从0.1mA变化至1mA时，加在压敏电阻试样电极之间的电压与电流的关系，由下式求出。在本实施例中，以14以下为良好。结果如表1所示。
[0081]a =1g (Ii/1.1) /log (V1A0 =l/log (V1A0
[0082]V1指的是流经压敏电阻试样的电流I1=ImA时的压敏电压，Vai指的是流经压敏电阻试样的电流Iai=0.1mA时的压敏电压。该非线性系数α越大，压敏电阻特性就越优异。[0083](电容量)
对于压敏电阻试样，电容量(C)是在基准温度25°C的温度下，利用数字式LCR计(YHP公司制4274A)，在频率为1MHz，输入信号电平(测定电压)为IVrms的条件下测得(单位为PF)的。本实施例中，以100以下为良好。结果如表1所示。
[0084](CV 积) CV积是通过求出如上所述得到的压敏电压(V)与电容量(C)之乘积算出来的。CV积越小越令人满意。结果如表1所示。
[0085]复1