专利名称：一种基于fpga的电子提花机控制系统的制作方法电子提花机是利用电子控制机构代替机械式提花龙头，通过控制各种颜色 经纱的沉浮和梭子的动作实现提花织造。其结构简单、速度高，在国内外已得 到广泛的应用。当前英国博纳斯(Bonas)公司、瑞士史陶比尔(Staubli)公司、 德国格罗斯(Gross)公司所研制的提花机代表了世界上电子提花机的生产和应 用水平。截止目前，虽然国外电子提花机处于先进水平，其电子提花机控制系 统也是处于世界顶级，但上述厂家的提花机控制系统均具有数据传输速度慢， 花型数据存储量低的瓶颈问题。就国内而言，总体看来，电子提花机控制系统 的发展大致经历了三个阶段第一阶段首先出现了单片机实现的控制箱，设计相对简单、成本也比较 便宜，但是受单片机功能的局限性，功能不够丰富，且没有操作系统，系统功 能的扩展性不强，不容易升级，难以满足用户的要求。第二阶段PC104来实现控制系统，但是PC104的成本高，接口控制不方 便。随着嵌入式技术的发展，出现了功能强大的嵌入式微处理器，在积累了开 发技术和开发经验后，全面进入嵌入式控制系统时代。第三阶段嵌入式控制系统，随着嵌入式的发展，32位的嵌入式处理器被 广泛应用。目前运用最多的就是ARM处理器，虽然功能较为强大，但是开发周 期长，硬件电路复杂，也难以满足实际需要。
针对国内外电子提花机控制系统技术的不足，本发明的目的在于提供一种 基于FPGA的电子提花机控制系统，解决当前存在的提花机控制系统花型数据 传输速度慢和花型文件存储量低等瓶颈问题，实现电子提花机的大针数提花。为了达到上述目的，本发明采用的技术方案是本发明包括FPGA芯片、SDRAM存储芯片、串行配置存储器EPCS16、选 纬信号、编码器信号、花型输出模块和SD存储卡；FPGA芯片中的SDRAM控 制器通过地址、数据和控制信号联接到SDRAM存储芯片，FPGA芯片的对应的引脚与串行配置存储器EPCS16联接，选纬信号和编码器信号均直接通过通用 I/O引脚与FPGA芯片相联接，花型输出模块和SD存储卡分别通过另外I/O引 脚与FPGA芯片相联接。
所述的FPGA芯片包括NiosII/f处理器、JTAG控制器、系统ID、 Avalon 总线模块、PIO外设、IO 口控制模块、EPCS控制器、SPI模式控制器和SDRAM 控制器;NiosII/f内核(8)通过指令总线和数据总线与Avalon总线模块联接;JTAG 控制器是集成在Nios II/f内核中的一个JTAG调试模块，JTAG控制器通过JTAG 接口联接到JTAG器件；系统ID通过Avalon总线模块与Nios II/f内核相联接； PIO外设、IO口控制模块、EPCS控制器、SPI模式控制器和SDRAM控制器分 别通过定义的Avalon接口联接到Avalon总线模块上，进而与Nios II/f内核信息 交互。SDRAM控制器通过地址、数据和控制信号联接到SDRAM存储芯片； SPI模式控制器通过4脚串行接口与SD存储卡联接；EPCS控制器直接通过电 路板上的引脚直接联接到串行配置存储器EPCS16; IO 口控制模块通过花型输 出四路信号与花型输出模块联接；PIO外设通过通用I/O 口与选纬信号和编码器 信号联接。
本发明具有的有益效果是
本发明采用一种基于FPGA嵌入Nios II/f处理器的片上系统。FPGA是一种 现场可编程门阵列电子集成器件，其集成度高用于电子提花机控制系统，不仅 使控制系统的体积大为縮小，而且使系统的可靠性也大大提高。FPGA的可编程 性还可使电子提花机控制系统的设计、调试和生产更加灵活。采用嵌入Nios II/f 系统的FPGA、串行配置器件、SD存储卡、花型输出模块为核心的电子提花机 控制系统，其硬件设计灵活，开发周期短，可以从根本上解决现有提花机控制 系统数据传输速度慢，花型文件存储量低的难题，能够实现大针数、高速度的 电子提花，具有重要的工程实用价值和广阔的市场推广潜力。


图1是基于FPGA的电子提花机控制系统的主控板框图。 图2是嵌入FPGA的Nios II/f系统框图。 图3是基于FPGA的电子提花机控制系统的电路结构图。 图中1、 FPGA芯片，2、 SDRAM存储芯片，3、串行配置存储器EPCS16, 4、选纬信号，5、编码器信号，6、花型输出模块，7、 SD存储卡，8、 Nios II/f 内核，9、 JTAG控制器，10、系统ID， 11、 Avalon总线模块，12、 PIO外设， 13、 IO口控制模块，14、 EPCS控制器，15、 SPI模式控制器，16、 SDRAM控制器，17、开关电源，18、控制系统的主控板，19、控制系统的接口板，20、
电磁选针驱动板。

下面结合附图和实施例对本发明作进一步的描述。
如图1所示，本发明包括FPGA芯片1、 SDRAM存储芯片2、串行配置存 储器EPCS163、选纬信号4、编码器信号5、花型输出模块6、 SD存储卡7。其 中，FPGA芯片1中的SDRAM控制器通过地址、数据和控制信号联接到SDRAM 存储芯片2， SDRAM存储芯片2用于存储FPGA芯片1中处理器执行的程序、 变量、堆和堆栈；串行配置存储器EPCS16 3通过FPGA芯片1的特定引脚与 FPGA芯片联接，FPGA芯片1通过串行配置存储器EPCS16 3提供的4脚串行 接口访问其内部配置数据，并对SDRAM存储芯片2内部单元进行配置；选纬 信号4和编码器信号5均直接通过通用I/O引脚与FPGA芯片1相联接，其中， FPGA芯片1通过光耦隔离和电平转换电路把选讳信号4输出，编码器通过光耦 隔离和电平转换电路把编码器信号5输入到FPGA芯片1中；花型输出模块6、 SD存储卡7分别通过I/O 口控制模块13、SPI控制器15与FPGA芯片1相联接， 其中，FPGA芯片1读取SD存储卡7内部花型数据，然后通过时钟信号、使能 信号、锁存信号和数据信号将花型数据输出至花型输出模块6。
如图2所示，所述的FPGA芯片包括NiosII/f处理器8、 JTAG控制器9、 系统IDIO、 Avalon总线模块11、 PIO外设12、 IO 口控制模块13、 EPCS控制 器14、 SPI模式控制器15和SDRAM控制器16; Nios II/f内核8通过指令总线 和数据总线与Avalon总线模块11联接；JTAG控制器9是集成在Nios II/f内核 8中的一个JTAG调试模块，JTAG控制器9通过JTAG接口联接到JTAG器件； 系统ID10通过Avalon总线模块11与Nios II/f内核8相联接；PIO外设12、 IO 口控制模块13、 EPCS控制器14、 SPI模式控制器15和SDRAM控制器16分别 通过定义的Avalon接口联接到Avalon总线模块11上，进而与Nios II/f内核8 信息交互。SDRAM控制器16通过地址、数据和控制信号联接到SDRAM存储 芯片2，完成SDRAM存储芯片2的所有逻辑，SDRAM存储芯片2的功能主要 是存储系统所用的应用程序、变量、堆和堆栈。；SPI模式控制器15通过4脚串 行接口与SD存储卡7联接；EPCS控制器14直接通过电路板上的引脚直接联 接到串行配置存储器EPCS16 3; IO 口控制模块13通过花型输出四路信号与花 型输出模块6联接；PIO外设12通过通用I/O 口与选纬信号4和编码器信号5 联接。
5下面以本控制系统传送一纬花型数据为例，具体介绍本发明的工作原理
首先通过计算机通用的读卡器将花型数据存储在容量为1G的SD存储卡7中， 然后把卡插入主控板的插座上。用下载线通过JTGA控制器9将编译好的控制 系统硬件设计文件和应用程序下载到主控板的FPGA芯片1中。开始重新上电， 串行配置存储器EPCS16自动对FPGA芯片1配置，程序运行在SDRAM存储 芯片2中。Nios II/f内核8通过SPI模式控制器15的读写信号从SD存储卡7 读入花型数据，传输给IO 口控制模块13中的寄存器，等待Nios II/f内核8的 使能信号，利用IO 口控制模块13的四路信号，即时钟信号、数据信号、数据 锁存信号和输出使能信号传输到花型输出模块6，为了保证传输的可靠性，将送 出四路信号均转换成差分信号进行传输。花型输出模块6将数据储存在驱动板 上移位寄存器的缓冲区中，等待纬信号4的此纬颜色信号和编码器信号5的织 机同步信息来确定是否把数据送出至提花机上，然后读取下一纬数据如此循环 直至最后一纬。
如图3所示，基于FPGA的电子提花机控制系统电路结构由+5￥/+12￥的开 关电源17、控制系统系统主控板18、控制系统接口板19和电磁选针的驱动板 20组成；控制系统系统主控板18由50MHZ的晶振、双排十芯JTAG接口插件、 一块FPGA芯片Cyclone III EP3C25Q240C8N 、 一片SDRAM内存 HY57V561620、 一片微型SD卡、 一片串行配置器件EPCS16、 一块10.4寸的液 晶屏、花型输出模块、选纬信号和编码器信号；花型输出模块6主要是由差分 芯片MC2387和花型信号输出接口组成，FPGA芯片中输出的四路花型信号通过 差分芯片和花型信号输出接口传输到接口板19中，然后在接口板19中电平转 换传输到驱动板20中；FPGA芯片输出选纬信号4通过光耦隔离电路和选纬信 号输出接口传输到接口板19;接口板19接收到的编码器传输的编码器信号5通 过编码器输入接口和6N137组成的光耦隔离电路进行解码，把解码信号传输到 FPGA芯片中；FPGA芯片上预留了一些IO口信号，留作信号扩展。


本发明公开了一种基于FPGA的电子提花机控制系统。FPGA芯片中的SDRAM控制器通过地址、数据和控制信号联接到SDRAM存储芯片，FPGA芯片的对应的引脚与串行配置存储器EPCS16联接，选纬信号和编码器信号均直接通过通用I/O引脚与FPGA芯片相联接，花型输出模块和SD存储卡分别通过另外I/O引脚与FPGA芯片相联接。嵌入FPGA的Nios II/f内核通过Avalon总线与PIO外设、IO口控制模块、EPCS控制器、SPI模式控制器及SDRAM控制器进行交互。采用嵌入Nios II/f系统的FPGA、串行配置器件、SD存储卡、花型输出模块为核心的电子提花机控制系统，其硬件设计灵活，开发周期短，解决现有提花机控制系统数据传输速度慢，花型文件存储量低的难题，实现大针数、高速度的电子提花。